nsz Git - libfirm/blob - ir/be/ia32/ia32_optimize.c

   1 /*
   2  * Copyright (C) 1995-2008 University of Karlsruhe.  All right reserved.
   3  *
   4  * This file is part of libFirm.
   5  *
   6  * This file may be distributed and/or modified under the terms of the
   7  * GNU General Public License version 2 as published by the Free Software
   8  * Foundation and appearing in the file LICENSE.GPL included in the
   9  * packaging of this file.
  10  *
  11  * Licensees holding valid libFirm Professional Edition licenses may use
  12  * this file in accordance with the libFirm Commercial License.
  13  * Agreement provided with the Software.
  14  *
  15  * This file is provided AS IS with NO WARRANTY OF ANY KIND, INCLUDING THE
  16  * WARRANTY OF DESIGN, MERCHANTABILITY AND FITNESS FOR A PARTICULAR
  17  * PURPOSE.
  18  */
  19
  20 /**
  21  * @file
  22  * @brief       Implements several optimizations for IA32.
  23  * @author      Matthias Braun, Christian Wuerdig
  24  * @version     $Id$
  25  */
  26 #ifdef HAVE_CONFIG_H
  27 #include "config.h"
  28 #endif
  29
  30 #include "irnode.h"
  31 #include "irprog_t.h"
  32 #include "ircons.h"
  33 #include "irtools.h"
  34 #include "firm_types.h"
  35 #include "iredges.h"
  36 #include "tv.h"
  37 #include "irgmod.h"
  38 #include "irgwalk.h"
  39 #include "height.h"
  40 #include "irbitset.h"
  41 #include "irprintf.h"
  42 #include "error.h"
  43
  44 #include "../be_t.h"
  45 #include "../beabi.h"
  46 #include "../benode_t.h"
  47 #include "../besched_t.h"
  48 #include "../bepeephole.h"
  49
  50 #include "ia32_new_nodes.h"
  51 #include "ia32_optimize.h"
  52 #include "bearch_ia32_t.h"
  53 #include "gen_ia32_regalloc_if.h"
  54 #include "ia32_transform.h"
  55 #include "ia32_dbg_stat.h"
  56 #include "ia32_util.h"
  57 #include "ia32_architecture.h"
  58
  59 DEBUG_ONLY(static firm_dbg_module_t *dbg = NULL;)
  60
  61 static const arch_env_t *arch_env;
  62 static ia32_code_gen_t  *cg;
  63
  64 static void peephole_IncSP_IncSP(ir_node *node);
  65
  66 #if 0
  67 static void peephole_ia32_Store_IncSP_to_push(ir_node *node)
  68 {
  69         ir_node  *base  = get_irn_n(node, n_ia32_Store_base);
  70         ir_node  *index = get_irn_n(node, n_ia32_Store_index);
  71         ir_node  *mem   = get_irn_n(node, n_ia32_Store_mem);
  72         ir_node  *incsp = base;
  73         ir_node  *val;
  74         ir_node  *noreg;
  75         ir_graph *irg;
  76         ir_node  *block;
  77         dbg_info *dbgi;
  78         ir_mode  *mode;
  79         ir_node  *push;
  80         ir_node  *proj;
  81         int       offset;
  82         int       node_offset;
  83
  84         /* nomem inidicates the store doesn't alias with anything else */
  85         if(!is_NoMem(mem))
  86                 return;
  87
  88         /* find an IncSP in front of us, we might have to skip barriers for this */
  89         while(is_Proj(incsp)) {
  90                 ir_node *proj_pred = get_Proj_pred(incsp);
  91                 if(!be_is_Barrier(proj_pred))
  92                         return;
  93                 incsp = get_irn_n(proj_pred, get_Proj_proj(incsp));
  94         }
  95         if(!be_is_IncSP(incsp))
  96                 return;
  97
  98         peephole_IncSP_IncSP(incsp);
  99
 100         /* must be in the same block */
 101         if(get_nodes_block(incsp) != get_nodes_block(node))
 102                 return;
 103
 104         if(!is_ia32_NoReg_GP(index) || get_ia32_am_sc(node) != NULL) {
 105                 panic("Invalid storeAM found (%+F)", node);
 106         }
 107
 108         /* we should be the store to the end of the stackspace */
 109         offset      = be_get_IncSP_offset(incsp);
 110         mode        = get_ia32_ls_mode(node);
 111         node_offset = get_ia32_am_offs_int(node);
 112         if(node_offset != offset - get_mode_size_bytes(mode))
 113                 return;
 114
 115         /* we can use a push instead of the store */
 116         irg   = current_ir_graph;
 117         block = get_nodes_block(node);
 118         dbgi  = get_irn_dbg_info(node);
 119         noreg = ia32_new_NoReg_gp(cg);
 120         base  = be_get_IncSP_pred(incsp);
 121         val   = get_irn_n(node, n_ia32_Store_val);
 122         push  = new_rd_ia32_Push(dbgi, irg, block, noreg, noreg, mem, val, base);
 123
 124         proj  = new_r_Proj(irg, block, push, mode_M, pn_ia32_Push_M);
 125
 126         be_set_IncSP_offset(incsp, offset - get_mode_size_bytes(mode));
 127
 128         sched_add_before(node, push);
 129         sched_remove(node);
 130
 131         be_peephole_before_exchange(node, proj);
 132         exchange(node, proj);
 133         be_peephole_after_exchange(proj);
 134 }
 135
 136 static void peephole_ia32_Store(ir_node *node)
 137 {
 138         peephole_ia32_Store_IncSP_to_push(node);
 139 }
 140 #endif
 141
 142 static int produces_zero_flag(ir_node *node, int pn)
 143 {
 144         ir_node                     *count;
 145         const ia32_immediate_attr_t *imm_attr;
 146
 147         if(!is_ia32_irn(node))
 148                 return 0;
 149
 150         if(pn >= 0) {
 151                 if(pn != pn_ia32_res)
 152                         return 0;
 153         }
 154
 155         switch(get_ia32_irn_opcode(node)) {
 156         case iro_ia32_Add:
 157         case iro_ia32_Adc:
 158         case iro_ia32_And:
 159         case iro_ia32_Or:
 160         case iro_ia32_Xor:
 161         case iro_ia32_Sub:
 162         case iro_ia32_Sbb:
 163         case iro_ia32_Neg:
 164         case iro_ia32_Inc:
 165         case iro_ia32_Dec:
 166                 return 1;
 167
 168         case iro_ia32_ShlD:
 169         case iro_ia32_ShrD:
 170         case iro_ia32_Shl:
 171         case iro_ia32_Shr:
 172         case iro_ia32_Sar:
 173                 assert(n_ia32_ShlD_count == n_ia32_ShrD_count);
 174                 assert(n_ia32_Shl_count == n_ia32_Shr_count
 175                                 && n_ia32_Shl_count == n_ia32_Sar_count);
 176                 if(is_ia32_ShlD(node) || is_ia32_ShrD(node)) {
 177                         count = get_irn_n(node, n_ia32_ShlD_count);
 178                 } else {
 179                         count = get_irn_n(node, n_ia32_Shl_count);
 180                 }
 181                 /* when shift count is zero the flags are not affected, so we can only
 182                  * do this for constants != 0 */
 183                 if(!is_ia32_Immediate(count))
 184                         return 0;
 185
 186                 imm_attr = get_ia32_immediate_attr_const(count);
 187                 if(imm_attr->symconst != NULL)
 188                         return 0;
 189                 if((imm_attr->offset & 0x1f) == 0)
 190                         return 0;
 191                 return 1;
 192
 193         default:
 194                 break;
 195         }
 196         return 0;
 197 }
 198
 199 static ir_node *turn_into_mode_t(ir_node *node)
 200 {
 201         ir_node               *block;
 202         ir_node               *res_proj;
 203         ir_node               *new_node;
 204         const arch_register_t *reg;
 205
 206         if(get_irn_mode(node) == mode_T)
 207                 return node;
 208
 209         assert(get_irn_mode(node) == mode_Iu);
 210
 211         new_node = exact_copy(node);
 212         set_irn_mode(new_node, mode_T);
 213
 214         block    = get_nodes_block(new_node);
 215         res_proj = new_r_Proj(current_ir_graph, block, new_node, mode_Iu,
 216                               pn_ia32_res);
 217
 218         reg = arch_get_irn_register(arch_env, node);
 219         arch_set_irn_register(arch_env, res_proj, reg);
 220
 221         be_peephole_before_exchange(node, res_proj);
 222         sched_add_before(node, new_node);
 223         sched_remove(node);
 224         exchange(node, res_proj);
 225         be_peephole_after_exchange(res_proj);
 226
 227         return new_node;
 228 }
 229
 230 static void peephole_ia32_Test(ir_node *node)
 231 {
 232         ir_node *left  = get_irn_n(node, n_ia32_Test_left);
 233         ir_node *right = get_irn_n(node, n_ia32_Test_right);
 234         ir_node *flags_proj;
 235         ir_node *block;
 236         ir_mode *flags_mode;
 237         int      pn    = -1;
 238         ir_node *schedpoint;
 239         const ir_edge_t       *edge;
 240
 241         assert(n_ia32_Test_left == n_ia32_Test8Bit_left
 242                         && n_ia32_Test_right == n_ia32_Test8Bit_right);
 243
 244         /* we need a test for 0 */
 245         if(left != right)
 246                 return;
 247
 248         block = get_nodes_block(node);
 249         if(get_nodes_block(left) != block)
 250                 return;
 251
 252         if(is_Proj(left)) {
 253                 pn   = get_Proj_proj(left);
 254                 left = get_Proj_pred(left);
 255         }
 256
 257         /* happens rarely, but if it does code will panic' */
 258         if (is_ia32_Unknown_GP(left))
 259                 return;
 260
 261         /* walk schedule up and abort when we find left or some other node destroys
 262            the flags */
 263         schedpoint = sched_prev(node);
 264         while(schedpoint != left) {
 265                 schedpoint = sched_prev(schedpoint);
 266                 if(arch_irn_is(arch_env, schedpoint, modify_flags))
 267                         return;
 268                 if(schedpoint == block)
 269                         panic("couldn't find left");
 270         }
 271
 272         /* make sure only Lg/Eq tests are used */
 273         foreach_out_edge(node, edge) {
 274                 ir_node *user = get_edge_src_irn(edge);
 275                 int      pnc  = get_ia32_condcode(user);
 276
 277                 if(pnc != pn_Cmp_Eq && pnc != pn_Cmp_Lg) {
 278                         return;
 279                 }
 280         }
 281
 282         if(!produces_zero_flag(left, pn))
 283                 return;
 284
 285         left = turn_into_mode_t(left);
 286
 287         flags_mode = ia32_reg_classes[CLASS_ia32_flags].mode;
 288         flags_proj = new_r_Proj(current_ir_graph, block, left, flags_mode,
 289                                 pn_ia32_flags);
 290         arch_set_irn_register(arch_env, flags_proj, &ia32_flags_regs[REG_EFLAGS]);
 291
 292         assert(get_irn_mode(node) != mode_T);
 293
 294         be_peephole_before_exchange(node, flags_proj);
 295         exchange(node, flags_proj);
 296         sched_remove(node);
 297         be_peephole_after_exchange(flags_proj);
 298 }
 299
 300 /**
 301  * AMD Athlon works faster when RET is not destination of
 302  * conditional jump or directly preceded by other jump instruction.
 303  * Can be avoided by placing a Rep prefix before the return.
 304  */
 305 static void peephole_ia32_Return(ir_node *node) {
 306         ir_node *block, *irn;
 307
 308         if (!ia32_cg_config.use_pad_return)
 309                 return;
 310
 311         block = get_nodes_block(node);
 312
 313         if (get_Block_n_cfgpreds(block) == 1) {
 314                 ir_node *pred = get_Block_cfgpred(block, 0);
 315
 316                 if (is_Jmp(pred)) {
 317                         /* The block of the return has only one predecessor,
 318                            which jumps directly to this block.
 319                            This jump will be encoded as a fall through, so we
 320                            ignore it here.
 321                            However, the predecessor might be empty, so it must be
 322                            ensured that empty blocks are gone away ... */
 323                         return;
 324                 }
 325         }
 326
 327         /* check if this return is the first on the block */
 328         sched_foreach_reverse_from(node, irn) {
 329                 switch (get_irn_opcode(irn)) {
 330                 case beo_Return:
 331                         /* the return node itself, ignore */
 332                         continue;
 333                 case beo_Barrier:
 334                         /* ignore the barrier, no code generated */
 335                         continue;
 336                 case beo_IncSP:
 337                         /* arg, IncSP 0 nodes might occur, ignore these */
 338                         if (be_get_IncSP_offset(irn) == 0)
 339                                 continue;
 340                         return;
 341                 case iro_Phi:
 342                         continue;
 343                 default:
 344                         return;
 345                 }
 346         }
 347         /* yep, return is the first real instruction in this block */
 348 #if 0
 349         {
 350                 /* add an rep prefix to the return */
 351                 ir_node *rep = new_rd_ia32_RepPrefix(get_irn_dbg_info(node), current_ir_graph, block);
 352                 keep_alive(rep);
 353                 sched_add_before(node, rep);
 354         }
 355 #else
 356         /* ensure, that the 3 byte return is generated */
 357         be_Return_set_emit_pop(node, 1);
 358 #endif
 359 }
 360
 361 /* only optimize up to 48 stores behind IncSPs */
 362 #define MAXPUSH_OPTIMIZE        48
 363
 364 /**
 365  * Tries to create pushs from IncSP,Store combinations.
 366  * The Stores are replaced by Push's, the IncSP is modified
 367  * (possibly into IncSP 0, but not removed).
 368  */
 369 static void peephole_IncSP_Store_to_push(ir_node *irn)
 370 {
 371         int i;
 372         int offset;
 373         ir_node *node;
 374         ir_node *stores[MAXPUSH_OPTIMIZE];
 375         ir_node *block = get_nodes_block(irn);
 376         ir_graph *irg = cg->irg;
 377         ir_node *curr_sp;
 378         ir_mode *spmode = get_irn_mode(irn);
 379
 380         memset(stores, 0, sizeof(stores));
 381
 382         assert(be_is_IncSP(irn));
 383
 384         offset = be_get_IncSP_offset(irn);
 385         if (offset < 4)
 386                 return;
 387
 388         /*
 389          * We first walk the schedule after the IncSP node as long as we find
 390          * suitable stores that could be transformed to a push.
 391          * We save them into the stores array which is sorted by the frame offset/4
 392          * attached to the node
 393          */
 394         for(node = sched_next(irn); !sched_is_end(node); node = sched_next(node)) {
 395                 ir_node *mem;
 396                 int offset;
 397                 int storeslot;
 398
 399                 // it has to be a store
 400                 if(!is_ia32_Store(node))
 401                         break;
 402
 403                 // it has to use our sp value
 404                 if(get_irn_n(node, n_ia32_base) != irn)
 405                         continue;
 406                 // store has to be attached to NoMem
 407                 mem = get_irn_n(node, n_ia32_mem);
 408                 if(!is_NoMem(mem)) {
 409                         continue;
 410                 }
 411
 412                 /* unfortunately we can't support the full AMs possible for push at the
 413                  * moment. TODO: fix this */
 414                 if(get_ia32_am_scale(node) > 0 || !is_ia32_NoReg_GP(get_irn_n(node, n_ia32_index)))
 415                         break;
 416
 417                 offset = get_ia32_am_offs_int(node);
 418
 419                 storeslot = offset / 4;
 420                 if(storeslot >= MAXPUSH_OPTIMIZE)
 421                         continue;
 422
 423                 // storing into the same slot twice is bad (and shouldn't happen...)
 424                 if(stores[storeslot] != NULL)
 425                         break;
 426
 427                 // storing at half-slots is bad
 428                 if(offset % 4 != 0)
 429                         break;
 430
 431                 stores[storeslot] = node;
 432         }
 433
 434         curr_sp = be_get_IncSP_pred(irn);
 435
 436         // walk the stores in inverse order and create pushs for them
 437         i = (offset / 4) - 1;
 438         if(i >= MAXPUSH_OPTIMIZE) {
 439                 i = MAXPUSH_OPTIMIZE - 1;
 440         }
 441
 442         for( ; i >= 0; --i) {
 443                 const arch_register_t *spreg;
 444                 ir_node *push;
 445                 ir_node *val, *mem, *mem_proj;
 446                 ir_node *store = stores[i];
 447                 ir_node *noreg = ia32_new_NoReg_gp(cg);
 448
 449                 if(store == NULL || is_Bad(store))
 450                         break;
 451
 452                 val = get_irn_n(store, n_ia32_unary_op);
 453                 mem = get_irn_n(store, n_ia32_mem);
 454                 spreg = arch_get_irn_register(cg->arch_env, curr_sp);
 455
 456                 push = new_rd_ia32_Push(get_irn_dbg_info(store), irg, block, noreg, noreg, mem, val, curr_sp);
 457
 458                 sched_add_before(irn, push);
 459
 460                 // create stackpointer proj
 461                 curr_sp = new_r_Proj(irg, block, push, spmode, pn_ia32_Push_stack);
 462                 arch_set_irn_register(cg->arch_env, curr_sp, spreg);
 463
 464                 // create memory proj
 465                 mem_proj = new_r_Proj(irg, block, push, mode_M, pn_ia32_Push_M);
 466
 467                 // use the memproj now
 468                 exchange(store, mem_proj);
 469
 470                 // we can remove the store now
 471                 sched_remove(store);
 472
 473                 offset -= 4;
 474         }
 475
 476         be_set_IncSP_offset(irn, offset);
 477         be_set_IncSP_pred(irn, curr_sp);
 478 }
 479
 480 /**
 481  * Tries to optimize two following IncSP.
 482  */
 483 static void peephole_IncSP_IncSP(ir_node *node)
 484 {
 485         int      pred_offs;
 486         int      curr_offs;
 487         int      offs;
 488         ir_node *pred = be_get_IncSP_pred(node);
 489         ir_node *predpred;
 490
 491         if(!be_is_IncSP(pred))
 492                 return;
 493
 494         if(get_irn_n_edges(pred) > 1)
 495                 return;
 496
 497         pred_offs = be_get_IncSP_offset(pred);
 498         curr_offs = be_get_IncSP_offset(node);
 499
 500         if(pred_offs == BE_STACK_FRAME_SIZE_EXPAND) {
 501                 if(curr_offs != BE_STACK_FRAME_SIZE_SHRINK) {
 502                         return;
 503                 }
 504                 offs = 0;
 505         } else if(pred_offs == BE_STACK_FRAME_SIZE_SHRINK) {
 506                 if(curr_offs != BE_STACK_FRAME_SIZE_EXPAND) {
 507                         return;
 508                 }
 509                 offs = 0;
 510         } else if(curr_offs == BE_STACK_FRAME_SIZE_EXPAND
 511                         || curr_offs == BE_STACK_FRAME_SIZE_SHRINK) {
 512                 return;
 513         } else {
 514                 offs = curr_offs + pred_offs;
 515         }
 516
 517         /* add pred offset to ours and remove pred IncSP */
 518         be_set_IncSP_offset(node, offs);
 519
 520         predpred = be_get_IncSP_pred(pred);
 521         be_peephole_before_exchange(pred, predpred);
 522
 523         /* rewire dependency edges */
 524         edges_reroute_kind(pred, predpred, EDGE_KIND_DEP, current_ir_graph);
 525         be_set_IncSP_pred(node, predpred);
 526         sched_remove(pred);
 527         be_kill_node(pred);
 528
 529         be_peephole_after_exchange(predpred);
 530 }
 531
 532 /**
 533  * Find a free GP register if possible, else return NULL.
 534  */
 535 static const arch_register_t *get_free_gp_reg(void)
 536 {
 537         int i;
 538
 539         for(i = 0; i < N_ia32_gp_REGS; ++i) {
 540                 const arch_register_t *reg = &ia32_gp_regs[i];
 541                 if(arch_register_type_is(reg, ignore))
 542                         continue;
 543
 544                 if(be_peephole_get_value(CLASS_ia32_gp, i) == NULL)
 545                         return &ia32_gp_regs[i];
 546         }
 547
 548         return NULL;
 549 }
 550
 551 static void peephole_be_IncSP(ir_node *node)
 552 {
 553         const arch_register_t *esp = &ia32_gp_regs[REG_ESP];
 554         const arch_register_t *reg;
 555         ir_graph              *irg;
 556         dbg_info              *dbgi;
 557         ir_node               *block;
 558         ir_node               *keep;
 559         ir_node               *val;
 560         ir_node               *pop, *pop2;
 561         ir_node               *stack;
 562         int                    offset;
 563
 564         /* first optimize incsp->incsp combinations */
 565         peephole_IncSP_IncSP(node);
 566
 567         /* transform IncSP->Store combinations to Push where possible */
 568         peephole_IncSP_Store_to_push(node);
 569
 570         if (arch_get_irn_register(arch_env, node) != esp)
 571                 return;
 572
 573         /* replace IncSP -4 by Pop freereg when possible */
 574         offset = be_get_IncSP_offset(node);
 575         if ((offset != -8 || !ia32_cg_config.use_add_esp_8) &&
 576                         (offset != -4 || !ia32_cg_config.use_add_esp_4) &&
 577                         (offset != +4 || !ia32_cg_config.use_sub_esp_4) &&
 578                         (offset != +8 || !ia32_cg_config.use_sub_esp_8))
 579                 return;
 580
 581         if (offset < 0) {
 582                 /* we need a free register for pop */
 583                 reg = get_free_gp_reg();
 584                 if(reg == NULL)
 585                         return;
 586
 587                 irg   = current_ir_graph;
 588                 dbgi  = get_irn_dbg_info(node);
 589                 block = get_nodes_block(node);
 590                 stack = be_get_IncSP_pred(node);
 591                 pop   = new_rd_ia32_Pop(dbgi, irg, block, new_NoMem(), stack);
 592
 593                 stack = new_r_Proj(irg, block, pop, mode_Iu, pn_ia32_Pop_stack);
 594                 arch_set_irn_register(arch_env, stack, esp);
 595                 val   = new_r_Proj(irg, block, pop, mode_Iu, pn_ia32_Pop_res);
 596                 arch_set_irn_register(arch_env, val, reg);
 597
 598                 sched_add_before(node, pop);
 599
 600                 keep = sched_next(node);
 601                 if (!be_is_Keep(keep)) {
 602                         ir_node *in[1];
 603                         in[0] = val;
 604                         keep = be_new_Keep(&ia32_reg_classes[CLASS_ia32_gp], irg, block, 1, in);
 605                         sched_add_before(node, keep);
 606                 } else {
 607                         be_Keep_add_node(keep, &ia32_reg_classes[CLASS_ia32_gp], val);
 608                 }
 609
 610                 if (offset == -8) {
 611                         pop2  = new_rd_ia32_Pop(dbgi, irg, block, new_NoMem(), stack);
 612
 613                         stack = new_r_Proj(irg, block, pop2, mode_Iu, pn_ia32_Pop_stack);
 614                         arch_set_irn_register(arch_env, stack, esp);
 615                         val   = new_r_Proj(irg, block, pop2, mode_Iu, pn_ia32_Pop_res);
 616                         arch_set_irn_register(arch_env, val, reg);
 617
 618                         sched_add_after(pop, pop2);
 619                         be_Keep_add_node(keep, &ia32_reg_classes[CLASS_ia32_gp], val);
 620                 }
 621         } else {
 622                 /* NIY */
 623                 return;
 624         }
 625
 626         be_peephole_before_exchange(node, stack);
 627         sched_remove(node);
 628         exchange(node, stack);
 629         be_peephole_after_exchange(stack);
 630 }
 631
 632 /**
 633  * Peephole optimisation for ia32_Const's
 634  */
 635 static void peephole_ia32_Const(ir_node *node)
 636 {
 637         const ia32_immediate_attr_t *attr = get_ia32_immediate_attr_const(node);
 638         const arch_register_t       *reg;
 639         ir_graph                    *irg = current_ir_graph;
 640         ir_node                     *block;
 641         dbg_info                    *dbgi;
 642         ir_node                     *produceval;
 643         ir_node                     *xor;
 644         ir_node                     *noreg;
 645
 646         /* try to transform a mov 0, reg to xor reg reg */
 647         if (attr->offset != 0 || attr->symconst != NULL)
 648                 return;
 649         if (ia32_cg_config.use_mov_0)
 650                 return;
 651         /* xor destroys the flags, so no-one must be using them */
 652         if (be_peephole_get_value(CLASS_ia32_flags, REG_EFLAGS) != NULL)
 653                 return;
 654
 655         reg = arch_get_irn_register(arch_env, node);
 656         assert(be_peephole_get_reg_value(reg) == NULL);
 657
 658         /* create xor(produceval, produceval) */
 659         block      = get_nodes_block(node);
 660         dbgi       = get_irn_dbg_info(node);
 661         produceval = new_rd_ia32_ProduceVal(dbgi, irg, block);
 662         arch_set_irn_register(arch_env, produceval, reg);
 663
 664         noreg = ia32_new_NoReg_gp(cg);
 665         xor   = new_rd_ia32_Xor(dbgi, irg, block, noreg, noreg, new_NoMem(),
 666                                 produceval, produceval);
 667         arch_set_irn_register(arch_env, xor, reg);
 668
 669         sched_add_before(node, produceval);
 670         sched_add_before(node, xor);
 671
 672         be_peephole_before_exchange(node, xor);
 673         exchange(node, xor);
 674         sched_remove(node);
 675         be_peephole_after_exchange(xor);
 676 }
 677
 678 static INLINE int is_noreg(ia32_code_gen_t *cg, const ir_node *node)
 679 {
 680         return node == cg->noreg_gp;
 681 }
 682
 683 static ir_node *create_immediate_from_int(ia32_code_gen_t *cg, int val)
 684 {
 685         ir_graph *irg         = current_ir_graph;
 686         ir_node  *start_block = get_irg_start_block(irg);
 687         ir_node  *immediate   = new_rd_ia32_Immediate(NULL, irg, start_block, NULL,
 688                                                       0, val);
 689         arch_set_irn_register(cg->arch_env, immediate, &ia32_gp_regs[REG_GP_NOREG]);
 690
 691         return immediate;
 692 }
 693
 694 static ir_node *create_immediate_from_am(ia32_code_gen_t *cg,
 695                                          const ir_node *node)
 696 {
 697         ir_graph  *irg     = get_irn_irg(node);
 698         ir_node   *block   = get_nodes_block(node);
 699         int        offset  = get_ia32_am_offs_int(node);
 700         int        sc_sign = is_ia32_am_sc_sign(node);
 701         ir_entity *entity  = get_ia32_am_sc(node);
 702         ir_node   *res;
 703
 704         res = new_rd_ia32_Immediate(NULL, irg, block, entity, sc_sign, offset);
 705         arch_set_irn_register(cg->arch_env, res, &ia32_gp_regs[REG_GP_NOREG]);
 706         return res;
 707 }
 708
 709 static int is_am_one(const ir_node *node)
 710 {
 711         int        offset  = get_ia32_am_offs_int(node);
 712         ir_entity *entity  = get_ia32_am_sc(node);
 713
 714         return offset == 1 && entity == NULL;
 715 }
 716
 717 static int is_am_minus_one(const ir_node *node)
 718 {
 719         int        offset  = get_ia32_am_offs_int(node);
 720         ir_entity *entity  = get_ia32_am_sc(node);
 721
 722         return offset == -1 && entity == NULL;
 723 }
 724
 725 /**
 726  * Transforms a LEA into an Add or SHL if possible.
 727  */
 728 static void peephole_ia32_Lea(ir_node *node)
 729 {
 730         const arch_env_t      *arch_env = cg->arch_env;
 731         ir_graph              *irg      = current_ir_graph;
 732         ir_node               *base;
 733         ir_node               *index;
 734         const arch_register_t *base_reg;
 735         const arch_register_t *index_reg;
 736         const arch_register_t *out_reg;
 737         int                    scale;
 738         int                    has_immediates;
 739         ir_node               *op1;
 740         ir_node               *op2;
 741         dbg_info              *dbgi;
 742         ir_node               *block;
 743         ir_node               *res;
 744         ir_node               *noreg;
 745         ir_node               *nomem;
 746
 747         assert(is_ia32_Lea(node));
 748
 749         /* we can only do this if are allowed to globber the flags */
 750         if(be_peephole_get_value(CLASS_ia32_flags, REG_EFLAGS) != NULL)
 751                 return;
 752
 753         base  = get_irn_n(node, n_ia32_Lea_base);
 754         index = get_irn_n(node, n_ia32_Lea_index);
 755
 756         if(is_noreg(cg, base)) {
 757                 base     = NULL;
 758                 base_reg = NULL;
 759         } else {
 760                 base_reg = arch_get_irn_register(arch_env, base);
 761         }
 762         if(is_noreg(cg, index)) {
 763                 index     = NULL;
 764                 index_reg = NULL;
 765         } else {
 766                 index_reg = arch_get_irn_register(arch_env, index);
 767         }
 768
 769         if(base == NULL && index == NULL) {
 770                 /* we shouldn't construct these in the first place... */
 771 #ifdef DEBUG_libfirm
 772                 ir_fprintf(stderr, "Optimisation warning: found immediate only lea\n");
 773 #endif
 774                 return;
 775         }
 776
 777         out_reg = arch_get_irn_register(arch_env, node);
 778         scale   = get_ia32_am_scale(node);
 779         assert(!is_ia32_need_stackent(node) || get_ia32_frame_ent(node) != NULL);
 780         /* check if we have immediates values (frame entities should already be
 781          * expressed in the offsets) */
 782         if(get_ia32_am_offs_int(node) != 0 || get_ia32_am_sc(node) != NULL) {
 783                 has_immediates = 1;
 784         } else {
 785                 has_immediates = 0;
 786         }
 787
 788         /* we can transform leas where the out register is the same as either the
 789          * base or index register back to an Add or Shl */
 790         if(out_reg == base_reg) {
 791                 if(index == NULL) {
 792 #ifdef DEBUG_libfirm
 793                         if(!has_immediates) {
 794                                 ir_fprintf(stderr, "Optimisation warning: found lea which is "
 795                                            "just a copy\n");
 796                         }
 797 #endif
 798                         op1 = base;
 799                         goto make_add_immediate;
 800                 }
 801                 if(scale == 0 && !has_immediates) {
 802                         op1 = base;
 803                         op2 = index;
 804                         goto make_add;
 805                 }
 806                 /* can't create an add */
 807                 return;
 808         } else if(out_reg == index_reg) {
 809                 if(base == NULL) {
 810                         if(has_immediates && scale == 0) {
 811                                 op1 = index;
 812                                 goto make_add_immediate;
 813                         } else if(!has_immediates && scale > 0) {
 814                                 op1 = index;
 815                                 op2 = create_immediate_from_int(cg, scale);
 816                                 goto make_shl;
 817                         } else if(!has_immediates) {
 818 #ifdef DEBUG_libfirm
 819                                 ir_fprintf(stderr, "Optimisation warning: found lea which is "
 820                                            "just a copy\n");
 821 #endif
 822                         }
 823                 } else if(scale == 0 && !has_immediates) {
 824                         op1 = index;
 825                         op2 = base;
 826                         goto make_add;
 827                 }
 828                 /* can't create an add */
 829                 return;
 830         } else {
 831                 /* can't create an add */
 832                 return;
 833         }
 834
 835 make_add_immediate:
 836         if(ia32_cg_config.use_incdec) {
 837                 if(is_am_one(node)) {
 838                         dbgi  = get_irn_dbg_info(node);
 839                         block = get_nodes_block(node);
 840                         res   = new_rd_ia32_Inc(dbgi, irg, block, op1);
 841                         arch_set_irn_register(arch_env, res, out_reg);
 842                         goto exchange;
 843                 }
 844                 if(is_am_minus_one(node)) {
 845                         dbgi  = get_irn_dbg_info(node);
 846                         block = get_nodes_block(node);
 847                         res   = new_rd_ia32_Dec(dbgi, irg, block, op1);
 848                         arch_set_irn_register(arch_env, res, out_reg);
 849                         goto exchange;
 850                 }
 851         }
 852         op2 = create_immediate_from_am(cg, node);
 853
 854 make_add:
 855         dbgi  = get_irn_dbg_info(node);
 856         block = get_nodes_block(node);
 857         noreg = ia32_new_NoReg_gp(cg);
 858         nomem = new_NoMem();
 859         res   = new_rd_ia32_Add(dbgi, irg, block, noreg, noreg, nomem, op1, op2);
 860         arch_set_irn_register(arch_env, res, out_reg);
 861         set_ia32_commutative(res);
 862         goto exchange;
 863
 864 make_shl:
 865         dbgi  = get_irn_dbg_info(node);
 866         block = get_nodes_block(node);
 867         noreg = ia32_new_NoReg_gp(cg);
 868         nomem = new_NoMem();
 869         res   = new_rd_ia32_Shl(dbgi, irg, block, op1, op2);
 870         arch_set_irn_register(arch_env, res, out_reg);
 871         goto exchange;
 872
 873 exchange:
 874         SET_IA32_ORIG_NODE(res, ia32_get_old_node_name(cg, node));
 875
 876         /* add new ADD/SHL to schedule */
 877         DBG_OPT_LEA2ADD(node, res);
 878
 879         /* exchange the Add and the LEA */
 880         be_peephole_before_exchange(node, res);
 881         sched_add_before(node, res);
 882         sched_remove(node);
 883         exchange(node, res);
 884         be_peephole_after_exchange(res);
 885 }
 886
 887 /**
 888  * Split a Imul mem, imm into a Load mem and Imul reg, imm if possible.
 889  */
 890 static void peephole_ia32_Imul_split(ir_node *imul) {
 891         const ir_node         *right = get_irn_n(imul, n_ia32_IMul_right);
 892         const arch_register_t *reg;
 893         ir_node               *load, *block, *base, *index, *mem, *res, *noreg;
 894         dbg_info              *dbgi;
 895         ir_graph              *irg;
 896
 897         if (! is_ia32_Immediate(right) || get_ia32_op_type(imul) != ia32_AddrModeS) {
 898                 /* no memory, imm form ignore */
 899                 return;
 900         }
 901         /* we need a free register */
 902         reg = get_free_gp_reg();
 903         if (reg == NULL)
 904                 return;
 905
 906         /* fine, we can rebuild it */
 907         dbgi  = get_irn_dbg_info(imul);
 908         block = get_nodes_block(imul);
 909         irg   = current_ir_graph;
 910         base  = get_irn_n(imul, n_ia32_IMul_base);
 911         index = get_irn_n(imul, n_ia32_IMul_index);
 912         mem   = get_irn_n(imul, n_ia32_IMul_mem);
 913         load = new_rd_ia32_Load(dbgi, irg, block, base, index, mem);
 914
 915         /* copy all attributes */
 916         set_irn_pinned(load, get_irn_pinned(imul));
 917         set_ia32_op_type(load, ia32_AddrModeS);
 918         set_ia32_ls_mode(load, get_ia32_ls_mode(imul));
 919
 920         set_ia32_am_scale(load, get_ia32_am_scale(imul));
 921         set_ia32_am_sc(load, get_ia32_am_sc(imul));
 922         set_ia32_am_offs_int(load, get_ia32_am_offs_int(imul));
 923         if (is_ia32_am_sc_sign(imul))
 924                 set_ia32_am_sc_sign(load);
 925         if (is_ia32_use_frame(imul))
 926                 set_ia32_use_frame(load);
 927         set_ia32_frame_ent(load, get_ia32_frame_ent(imul));
 928
 929         sched_add_before(imul, load);
 930
 931         mem = new_rd_Proj(dbgi, irg, block, load, mode_M, pn_ia32_Load_M);
 932         res = new_rd_Proj(dbgi, irg, block, load, mode_Iu, pn_ia32_Load_res);
 933
 934         arch_set_irn_register(arch_env, res, reg);
 935         be_peephole_after_exchange(res);
 936
 937         set_irn_n(imul, n_ia32_IMul_mem, mem);
 938         noreg = get_irn_n(imul, n_ia32_IMul_left);
 939         set_irn_n(imul, n_ia32_IMul_left, res);
 940         set_ia32_op_type(imul, ia32_Normal);
 941 }
 942
 943 /**
 944  * Replace xorps r,r and xorpd r,r by pxor r,r
 945  */
 946 static void peephole_ia32_xZero(ir_node *xor) {
 947         set_irn_op(xor, op_ia32_xPzero);
 948 }
 949
 950 /**
 951  * Register a peephole optimisation function.
 952  */
 953 static void register_peephole_optimisation(ir_op *op, peephole_opt_func func) {
 954         assert(op->ops.generic == NULL);
 955         op->ops.generic = (op_func)func;
 956 }
 957
 958 /* Perform peephole-optimizations. */
 959 void ia32_peephole_optimization(ia32_code_gen_t *new_cg)
 960 {
 961         cg       = new_cg;
 962         arch_env = cg->arch_env;
 963
 964         /* register peephole optimisations */
 965         clear_irp_opcodes_generic_func();
 966         register_peephole_optimisation(op_ia32_Const, peephole_ia32_Const);
 967         //register_peephole_optimisation(op_ia32_Store, peephole_ia32_Store);
 968         register_peephole_optimisation(op_be_IncSP, peephole_be_IncSP);
 969         register_peephole_optimisation(op_ia32_Lea, peephole_ia32_Lea);
 970         register_peephole_optimisation(op_ia32_Test, peephole_ia32_Test);
 971         register_peephole_optimisation(op_ia32_Test8Bit, peephole_ia32_Test);
 972         register_peephole_optimisation(op_be_Return, peephole_ia32_Return);
 973         if (! ia32_cg_config.use_imul_mem_imm32)
 974                 register_peephole_optimisation(op_ia32_IMul, peephole_ia32_Imul_split);
 975         if (ia32_cg_config.use_pxor)
 976                 register_peephole_optimisation(op_ia32_xZero, peephole_ia32_xZero);
 977
 978         be_peephole_opt(cg->birg);
 979 }
 980
 981 /**
 982  * Removes node from schedule if it is not used anymore. If irn is a mode_T node
 983  * all it's Projs are removed as well.
 984  * @param irn  The irn to be removed from schedule
 985  */
 986 static INLINE void try_kill(ir_node *node)
 987 {
 988         if(get_irn_mode(node) == mode_T) {
 989                 const ir_edge_t *edge, *next;
 990                 foreach_out_edge_safe(node, edge, next) {
 991                         ir_node *proj = get_edge_src_irn(edge);
 992                         try_kill(proj);
 993                 }
 994         }
 995
 996         if(get_irn_n_edges(node) != 0)
 997                 return;
 998
 999         if (sched_is_scheduled(node)) {
1000                 sched_remove(node);
1001         }
1002
1003         be_kill_node(node);
1004 }
1005
1006 static void optimize_conv_store(ir_node *node)
1007 {
1008         ir_node *pred;
1009         ir_node *pred_proj;
1010         ir_mode *conv_mode;
1011         ir_mode *store_mode;
1012
1013         if(!is_ia32_Store(node) && !is_ia32_Store8Bit(node))
1014                 return;
1015
1016         assert(n_ia32_Store_val == n_ia32_Store8Bit_val);
1017         pred_proj = get_irn_n(node, n_ia32_Store_val);
1018         if(is_Proj(pred_proj)) {
1019                 pred = get_Proj_pred(pred_proj);
1020         } else {
1021                 pred = pred_proj;
1022         }
1023         if(!is_ia32_Conv_I2I(pred) && !is_ia32_Conv_I2I8Bit(pred))
1024                 return;
1025         if(get_ia32_op_type(pred) != ia32_Normal)
1026                 return;
1027
1028         /* the store only stores the lower bits, so we only need the conv
1029          * it it shrinks the mode */
1030         conv_mode  = get_ia32_ls_mode(pred);
1031         store_mode = get_ia32_ls_mode(node);
1032         if(get_mode_size_bits(conv_mode) < get_mode_size_bits(store_mode))
1033                 return;
1034
1035         set_irn_n(node, n_ia32_Store_val, get_irn_n(pred, n_ia32_Conv_I2I_val));
1036         if(get_irn_n_edges(pred_proj) == 0) {
1037                 be_kill_node(pred_proj);
1038                 if(pred != pred_proj)
1039                         be_kill_node(pred);
1040         }
1041 }
1042
1043 static void optimize_load_conv(ir_node *node)
1044 {
1045         ir_node *pred, *predpred;
1046         ir_mode *load_mode;
1047         ir_mode *conv_mode;
1048
1049         if (!is_ia32_Conv_I2I(node) && !is_ia32_Conv_I2I8Bit(node))
1050                 return;
1051
1052         assert(n_ia32_Conv_I2I_val == n_ia32_Conv_I2I8Bit_val);
1053         pred = get_irn_n(node, n_ia32_Conv_I2I_val);
1054         if(!is_Proj(pred))
1055                 return;
1056
1057         predpred = get_Proj_pred(pred);
1058         if(!is_ia32_Load(predpred))
1059                 return;
1060
1061         /* the load is sign extending the upper bits, so we only need the conv
1062          * if it shrinks the mode */
1063         load_mode = get_ia32_ls_mode(predpred);
1064         conv_mode = get_ia32_ls_mode(node);
1065         if(get_mode_size_bits(conv_mode) < get_mode_size_bits(load_mode))
1066                 return;
1067
1068         if(get_mode_sign(conv_mode) != get_mode_sign(load_mode)) {
1069                 /* change the load if it has only 1 user */
1070                 if(get_irn_n_edges(pred) == 1) {
1071                         ir_mode *newmode;
1072                         if(get_mode_sign(conv_mode)) {
1073                                 newmode = find_signed_mode(load_mode);
1074                         } else {
1075                                 newmode = find_unsigned_mode(load_mode);
1076                         }
1077                         assert(newmode != NULL);
1078                         set_ia32_ls_mode(predpred, newmode);
1079                 } else {
1080                         /* otherwise we have to keep the conv */
1081                         return;
1082                 }
1083         }
1084
1085         /* kill the conv */
1086         exchange(node, pred);
1087 }
1088
1089 static void optimize_conv_conv(ir_node *node)
1090 {
1091         ir_node *pred_proj, *pred, *result_conv;
1092         ir_mode *pred_mode, *conv_mode;
1093         int      conv_mode_bits;
1094         int      pred_mode_bits;
1095
1096         if (!is_ia32_Conv_I2I(node) && !is_ia32_Conv_I2I8Bit(node))
1097                 return;
1098
1099         assert(n_ia32_Conv_I2I_val == n_ia32_Conv_I2I8Bit_val);
1100         pred_proj = get_irn_n(node, n_ia32_Conv_I2I_val);
1101         if(is_Proj(pred_proj))
1102                 pred = get_Proj_pred(pred_proj);
1103         else
1104                 pred = pred_proj;
1105
1106         if(!is_ia32_Conv_I2I(pred) && !is_ia32_Conv_I2I8Bit(pred))
1107                 return;
1108
1109         /* we know that after a conv, the upper bits are sign extended
1110          * so we only need the 2nd conv if it shrinks the mode */
1111         conv_mode      = get_ia32_ls_mode(node);
1112         conv_mode_bits = get_mode_size_bits(conv_mode);
1113         pred_mode      = get_ia32_ls_mode(pred);
1114         pred_mode_bits = get_mode_size_bits(pred_mode);
1115
1116         if(conv_mode_bits == pred_mode_bits
1117                         && get_mode_sign(conv_mode) == get_mode_sign(pred_mode)) {
1118                 result_conv = pred_proj;
1119         } else if(conv_mode_bits <= pred_mode_bits) {
1120                 /* if 2nd conv is smaller then first conv, then we can always take the
1121                  * 2nd conv */
1122                 if(get_irn_n_edges(pred_proj) == 1) {
1123                         result_conv = pred_proj;
1124                         set_ia32_ls_mode(pred, conv_mode);
1125
1126                         /* Argh:We must change the opcode to 8bit AND copy the register constraints */
1127                         if (get_mode_size_bits(conv_mode) == 8) {
1128                                 set_irn_op(pred, op_ia32_Conv_I2I8Bit);
1129                                 set_ia32_in_req_all(pred, get_ia32_in_req_all(node));
1130                         }
1131                 } else {
1132                         /* we don't want to end up with 2 loads, so we better do nothing */
1133                         if(get_irn_mode(pred) == mode_T) {
1134                                 return;
1135                         }
1136
1137                         result_conv = exact_copy(pred);
1138                         set_ia32_ls_mode(result_conv, conv_mode);
1139
1140                         /* Argh:We must change the opcode to 8bit AND copy the register constraints */
1141                         if (get_mode_size_bits(conv_mode) == 8) {
1142                                 set_irn_op(result_conv, op_ia32_Conv_I2I8Bit);
1143                                 set_ia32_in_req_all(result_conv, get_ia32_in_req_all(node));
1144                         }
1145                 }
1146         } else {
1147                 /* if both convs have the same sign, then we can take the smaller one */
1148                 if(get_mode_sign(conv_mode) == get_mode_sign(pred_mode)) {
1149                         result_conv = pred_proj;
1150                 } else {
1151                         /* no optimisation possible if smaller conv is sign-extend */
1152                         if(mode_is_signed(pred_mode)) {
1153                                 return;
1154                         }
1155                         /* we can take the smaller conv if it is unsigned */
1156                         result_conv = pred_proj;
1157                 }
1158         }
1159
1160         /* kill the conv */
1161         exchange(node, result_conv);
1162
1163         if(get_irn_n_edges(pred_proj) == 0) {
1164                 be_kill_node(pred_proj);
1165                 if(pred != pred_proj)
1166                         be_kill_node(pred);
1167         }
1168         optimize_conv_conv(result_conv);
1169 }
1170
1171 static void optimize_node(ir_node *node, void *env)
1172 {
1173         (void) env;
1174
1175         optimize_load_conv(node);
1176         optimize_conv_store(node);
1177         optimize_conv_conv(node);
1178 }
1179
1180 /**
1181  * Performs conv and address mode optimization.
1182  */
1183 void ia32_optimize_graph(ia32_code_gen_t *cg)
1184 {
1185         irg_walk_blkwise_graph(cg->irg, NULL, optimize_node, cg);
1186
1187         if (cg->dump)
1188                 be_dump(cg->irg, "-opt", dump_ir_block_graph_sched);
1189 }
1190
1191 void ia32_init_optimize(void)
1192 {
1193         FIRM_DBG_REGISTER(dbg, "firm.be.ia32.optimize");
1194 }